硬件架構(gòu)的藝術(shù)數(shù)字電路的設(shè)計(jì)方法與技術(shù)pdf高清免費(fèi)電子版

硬件架構(gòu)的藝術(shù)數(shù)字電路的設(shè)計(jì)方法與技術(shù)是一本關(guān)于數(shù)字電路設(shè)計(jì)的書籍，一共有九章內(nèi)容，小編提供的就是硬件架構(gòu)的藝術(shù)pdf免費(fèi)版，需要的朋友就來(lái)下載吧。

硬件架構(gòu)的藝術(shù)數(shù)字電路的設(shè)計(jì)方法與技術(shù)介紹

本書揭示硬件架構(gòu)的設(shè)計(jì)藝術(shù)，涵蓋作者從事芯片設(shè)計(jì)行業(yè)十多年的經(jīng)驗(yàn)和研究成果。本書共分9章，第1章介紹亞穩(wěn)態(tài)的概念、量化方法和減少其影響的技術(shù)；第2章介紹同步設(shè)計(jì)的時(shí)鐘技術(shù)，并提出可行的時(shí)鐘方案以及系統(tǒng)復(fù)位策略。第3章介紹在設(shè)計(jì)中使用異步時(shí)鐘或“處理多個(gè)時(shí)鐘”時(shí)會(huì)出現(xiàn)的問(wèn)題及解決方法。第4章介紹時(shí)鐘分頻器的各個(gè)方面和實(shí)現(xiàn)方法。第5章講述低功耗設(shè)計(jì)技術(shù)，以減少動(dòng)態(tài)和靜態(tài)功耗。第6章介紹如何把流水線技術(shù)應(yīng)用在處理器的設(shè)計(jì)中，從而提高性能；第7章討論使用*字節(jié)順序的方法；第8章闡述去抖動(dòng)技術(shù)，以消除毛刺和噪聲。第9章介紹電磁干擾的原理、規(guī)程、標(biāo)準(zhǔn)和認(rèn)證，以及電磁干擾的影響因素和減少電磁干擾的方法。

硬件架構(gòu)的藝術(shù)數(shù)字電路的設(shè)計(jì)方法與技術(shù)預(yù)覽

硬件架構(gòu)的藝術(shù)數(shù)字電路的設(shè)計(jì)方法與技術(shù)目錄

前言

第1章　亞穩(wěn)態(tài)的世界1

1.1　簡(jiǎn)介

1.2　亞穩(wěn)態(tài)理論

1.3　亞穩(wěn)態(tài)窗口

1.4　計(jì)算MTBF

1.5　避免亞穩(wěn)態(tài)

1.5.1　使用多級(jí)同步器

1.5.2　使用時(shí)鐘倍頻電路的多級(jí)同步器

1.6　亞穩(wěn)態(tài)測(cè)試電路

1.7　同步器的類型

1.8　亞穩(wěn)態(tài)/綜合性建議

第2章　時(shí)鐘和復(fù)位11

2.1　概述

2.2　同步設(shè)計(jì)

2.2.1　避免使用行波計(jì)數(shù)器

2.2.2　門控時(shí)鐘

2.2.3　雙邊沿或混合邊沿時(shí)鐘

2.2.4　用觸發(fā)器驅(qū)動(dòng)另一個(gè)觸發(fā)器的異步復(fù)位端

2.3　推薦的設(shè)計(jì)技術(shù)

2.3.1　避免在設(shè)計(jì)中出現(xiàn)組合環(huán)路

2.3.2　避免數(shù)字設(shè)計(jì)中的延遲鏈

2.3.3　避免使用異步脈沖產(chǎn)生器

2.3.4　避免使用鎖存器

2.3.5　避免使用雙沿時(shí)鐘

2.4　時(shí)鐘方案

2.4.1　內(nèi)部產(chǎn)生的時(shí)鐘

2.4.2　分頻時(shí)鐘

2.4.3　行波計(jì)數(shù)器

2.4.4　多路時(shí)鐘

2.4.5　同步時(shí)鐘使能和門控時(shí)鐘

2.5　門控時(shí)鐘方法學(xué)

2.5.1　不含鎖存器的門控時(shí)鐘電路

2.5.2　基于鎖存器的門控時(shí)鐘電路

2.5.3　門控信號(hào)

2.5.4　重組數(shù)據(jù)路徑以減少轉(zhuǎn)換傳播

2.6　復(fù)位信號(hào)的設(shè)計(jì)策略

2.6.1　用同步復(fù)位進(jìn)行設(shè)計(jì)

2.6.2　使用異步復(fù)位進(jìn)行設(shè)計(jì)

2.6.3　帶異步復(fù)位和異步置位的觸發(fā)器

2.6.4　移除異步復(fù)位的問(wèn)題

2.6.5　復(fù)位同步器

2.6.6　過(guò)濾復(fù)位毛刺

2.7　控制時(shí)鐘偏移

2.7.1　短路徑問(wèn)題

2.7.2　時(shí)鐘偏移和短路徑分析

2.7.3　使時(shí)鐘偏移最小化

參考文獻(xiàn)

第3章　處理多個(gè)時(shí)鐘50

3.1　介紹

3.2　多時(shí)鐘域

3.3　多時(shí)鐘域設(shè)計(jì)的難題

3.3.1　違背建立時(shí)間和保持時(shí)間

3.3.2　亞穩(wěn)態(tài)

3.4　多時(shí)鐘設(shè)計(jì)的處理技術(shù)

3.4.1　時(shí)鐘命名法

3.4.2　分塊化設(shè)計(jì)

3.4.3　跨時(shí)鐘域

3.5　跨時(shí)鐘域

3.5.1　同頻零相位差時(shí)鐘

3.5.2　同頻恒定相位差時(shí)鐘

3.5.3　非同頻、可變相位差時(shí)鐘

3.6　握手信號(hào)方法

3.6.1　握手信號(hào)的要求

3.6.2　握手信號(hào)的缺點(diǎn)

3.7　使用同步FIFO傳輸數(shù)據(jù)

3.7.1　同步FIFO架構(gòu)

3.7.2　同步FIFO的工作方式

3.8　異步FIFO（或雙時(shí)鐘FIFO）

3.8.1　避免用二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)指針

3.8.2　使用格雷碼取代二進(jìn)制計(jì)數(shù)

3.8.3　用格雷碼實(shí)現(xiàn)FIFO指針

3.8.4　FIFO滿和FIFO空的產(chǎn)生

3.8.5　雙時(shí)鐘FIFO設(shè)計(jì)

參考文獻(xiàn)

第4章　時(shí)鐘分頻器

4.1　介紹

4.2　同步整數(shù)分頻器

4.3　具有50%占空比的奇數(shù)整數(shù)分頻

4.4　非整數(shù)分頻（非50%占分比）

4.4.1　具有非50%占空比的1.5倍分頻

4.4.2　4.5倍分頻計(jì)數(shù)器的實(shí)現(xiàn)（非50%占空比）

4.5　N分頻的替換方法

參考文獻(xiàn)

第5章　低功耗設(shè)計(jì)

5.1　介紹

5.2　功耗源

5.3　在各設(shè)計(jì)抽象層次降低功耗

5.4　系統(tǒng)級(jí)低功耗技術(shù)

5.4.1　片上系統(tǒng)方法

5.4.2　硬件/軟件劃分

5.4.3　低功耗軟件

5.4.4　選擇處理器

5.5　體系結(jié)構(gòu)級(jí)降低功耗技術(shù)

5.5.1　高級(jí)門控時(shí)鐘

5.5.2　動(dòng)態(tài)電壓頻率調(diào)節(jié)

5.5.3　基于緩存的系統(tǒng)體系結(jié)構(gòu)

5.5.4　對(duì)數(shù)FFT體系結(jié)構(gòu)

5.5.5　異步(無(wú)時(shí)鐘)設(shè)計(jì)

5.5.6　電源門控

5.5.7　多閾值電壓

5.5.8　多電壓供電

5.5.9　存儲(chǔ)器電源門控

5.6　在寄存器傳輸級(jí)降低功耗

5.6.1　狀態(tài)機(jī)編碼和解碼

5.6.2　二進(jìn)制數(shù)表示法

5.6.3　門控時(shí)鐘基礎(chǔ)

5.6.4　獨(dú)熱碼多路器

5.6.5　除掉多余的轉(zhuǎn)換

5.6.6　資源共享

5.6.7　使用行波計(jì)數(shù)器來(lái)降低功耗

5.6.8　總線反轉(zhuǎn)

5.6.9　高活躍度網(wǎng)絡(luò)

5.6.10　啟用和禁用邏輯云

5.7　寄存器級(jí)低功耗技術(shù)

5.7.1　技術(shù)水平

5.7.2　版圖優(yōu)化

5.7.3　襯底偏壓

5.7.4　減少氧化層厚度

5.7.5　多氧化層器件

5.7.6　利用定制設(shè)計(jì)減小電容

參考文獻(xiàn)

第6章　流水線的藝術(shù)123

6.1　介紹

6.2　影響最大時(shí)鐘頻率的因素

6.2.1　時(shí)鐘偏移

6.2.2　時(shí)鐘抖動(dòng)

6.3　流水線

6.4　解釋流水線——一個(gè)真實(shí)的例子

6.5　來(lái)自于流水線的性能提高

6.6　DLX指令集的實(shí)現(xiàn)

6.7　流水線對(duì)吞吐率的影響

6.8　流水線原理

6.9　流水線冒險(xiǎn)

6.9.1　結(jié)構(gòu)冒險(xiǎn)

6.9.2　數(shù)據(jù)冒險(xiǎn)

6.9.3　控制冒險(xiǎn)

6.9.4　其他風(fēng)險(xiǎn)

6.10　ADC中的流水線——一個(gè)例子

參考文獻(xiàn)

第7章　處理字節(jié)順序

7.1　介紹

7.2　定義

7.3　小端模式或大端模式：哪個(gè)更好

7.4　處理字節(jié)順序不匹配的問(wèn)題

7.5　訪問(wèn)32位存儲(chǔ)器

7.6　處理字節(jié)順序不匹配

7.6.1　保持?jǐn)?shù)據(jù)完整性（數(shù)據(jù)不變）

7.6.2　地址不變

7.6.3　軟件字節(jié)交換

7.7　字節(jié)順序中性代碼

7.8　字節(jié)順序中性編碼指南

參考文獻(xiàn)

第8章　消抖技術(shù)161

8.1　簡(jiǎn)介

8.2　開(kāi)關(guān)行為

8.3　開(kāi)關(guān)種類

8.4　消抖

8.4.1　RC消抖

8.4.2　硬件消抖電路

8.4.3　軟件消抖電路

8.4.4　消抖指南

8.4.5　在多重輸入下消抖

8.5　現(xiàn)有的解決方案

第9章　電磁兼容性能設(shè)計(jì)指南

9.1　簡(jiǎn)介

9.2　定義

9.3　電磁干擾理論及與電流和頻率之關(guān)系

9.4　電磁干擾的規(guī)程、標(biāo)準(zhǔn)和認(rèn)證

9.5　影響集成電路抗干擾性能的幾個(gè)因素

9.5.1　作為噪聲源的微控制器

9.5.2　影響電磁兼容性的其他因素

9.5.3　噪聲載體

9.6　減少EMC/EMI的技術(shù)

9.6.1　系統(tǒng)級(jí)技術(shù)

9.6.2　板級(jí)技術(shù)

9.6.3　微控制器級(jí)技術(shù)

9.6.4　軟件層級(jí)技術(shù)

9.6.5　其他技術(shù)

9.7　總結(jié)